LAYVER 版图验证 概  述：     LAYVER是一个完整的、功能全面的版图验证工具包。它为您提供一整套用于各种规模以及复杂IC设计的验证工具。它在统一的平台下提供IC版图设计的版图数据层的逻辑运算操作、版图图形间距检查、交叉检查、图形包围检查、图形大小尺寸检查(DRC)以及电路提取(LPE)和网表的比对(LVS)功能。     LAYVER的灵活性使其可以满足非常复杂的设计结构需求，并且适用于一些特殊的工艺要求。不同于一些传统的验证工具只能定义一些基本的器件，LAYVER提供用户自定义功能的器件类型，这样，任何一个确定的设计结构都可以被作为一种器件来定义并被提取出来。     LAYVER支持行业标准的数据库格式和诸如HSpice、PSpice,或EDIF等格式的网表。凭借它的灵活性和先进的算法,LAYVER提供了其它验证工具所无法比拟的验证功效。     LAYVER通过附加寄生参数提取的功能对于传统的DRC和LVS验证工具加以完善，这包括分布方块电阻提取、接触电阻和过孔电容提取以及其它几种寄生电容(如层间寄生电容或边缘寄生电容等)的提取。 基本功能: • 可输入GDSII、DXF2D、CIF、GERBER(RS-274X)标准的设计数据； • 可直接处理LAYED的DBX格式设计数据或者导入的其它数据； • 与工艺无关； • 可对Polygons、Paths、Edges或Text等各种对象进行操作； • 支持含有LAYED PGroups的版图验证； • 对于版图形状和数据大小没有限制； • 广泛的对象类型选择、层的逻辑组合操作、图形尺寸的放大或缩小调整； • 全套传统的DRC命令和操作； • 提供天线效应检查； • 包含检查规则过滤器(几何图形和节点)； • 可以对不同格式的网表进行读写操作(HSpice、PSpice、EDIF)； • 可对多个器件进行合并(串联或并联器件)； • 在网表中允许使用参数表达式； • 可灵活的使用用户自定义的表达式对器件参数进行提取； • 在LVS网表比较的时候可以定义器件参数容差范围； • 提供覆盖检查，包括用称之为Walking Windows的局部覆盖检查； • 在LAYED的环境中对验证结果进行图形化的评估； •  软连接性检查； •  逻辑门输入端互换(适用于数字电路)； •  短路的检测和标注。 高级功能: • 网表对网表的比对； • 无限制的用户自定义器件结构； • 可处理一些复杂的设计规则，比如不对称的通孔/过孔设计； • 可使用用户自定义的表达式提取器件参数； • 可全面系统地提取寄生参数(LPE)； • 提取纵向、横向以及边缘寄生电容； • 可以提取通孔/过孔的寄生电阻和分布电阻； • 允许定义变量和变量的赋值； • 运行时可以根据设计数据的内容或者定义的变量执行不同的操作； • 任何生成的数据都可以在LAYVER和LAYED中被访问。