Cadence SiP Digital Layout GXL

SiP Digital Layout GXL为SiP设计提供了一个约束规则驱动的设计环境，它包含低层布局和布线，以及IC, substrate, and system三个设计阶层统一的连通性优化，加工数据准备，整个设计规则检查和确认。这个开发环境的功能包括：IC/package I/O分配和3D叠够的产生和编辑，此外，支持复杂的和有特殊要求（有碾压，陶瓷衬底和堆叠技术综合要求）在线DRC检查功能，有放射性任意角度走线和规则驱动快速互连的底层走线方法。 

 


功能特征：

-约束管理器
-互连拓扑浏览/编辑器
-完整的结构编辑器
-针对堆叠装配和优化的3D die stack编辑器
-IC I/O pad IC, substrate, and system三个设计阶层统一的连通性优化
-Flip-chip die iterative breakout pattern creation
-全面的DFM能力，可以快速加工数据准备
-3D设计显示，3D wire bond规则检查，设计调试，组装和测试文件的生成