Cadence SiP RF Layout GXL

SiP RF Layout GXL为RF SiP模块化设计提供了一个集Virtuoso的原理图，约束和规则驱动封装设计环境，它的功能综合了I/O分配协同设计能力和三维die叠够生成和编辑功能，以及包括PGA，BGA，微型BGA等所有的封装,支持 晶片扫描以及晶片切割和wirebond技术，SiP RF Layout是建立在协同设计的基础上，它具有完备的物理电气和制造管理，，接口贯穿整个设计，芯片设计和系统设计之间可以做数据交换来优化整个设计，所有在线DRC满足碾压，陶瓷衬底和堆叠等技术要求，同时支持多空穴，复杂外型，交互式和自动绑定。 

 


功能特征：

-双向的ECO功能
-RF设计组和SiP RF设计组具有相同的从物理设计到逻辑设计流程平台
-约束管理器
-完整的布局布线环境
-Virtuoso顶层驱动底层RF设计
-直接读取从Virtuoso中读取sip底层IC die
-三维die叠够生成和编辑
-I/O分配和阵列IC和SIP协同设计
-信号完整性 和规则驱动连通分配和优化IC和SIP 连接层
-3D设计显示和绑定DRC检查